Wird die 2nm-Chipfertigung an physikalischen Grenzen scheitern oder mit neuen Architekturen beherrschbar bleiben?
Ich bin IT-Ingenieur und befasse mich seit Jahren mit Hardware-Architektur und Halbleiterfertigung. Aktuell verfolge ich intensiv die Entwicklungen rund um 2nm- und Sub-2nm-Prozesse bei TSMC, Samsung und Intel.
Mich interessieren dabei die realen technischen Limitierungen, die mit dieser Fertigungsklasse einhergehen. Daher ein paar präzise Detailfragen an alle, die sich mit Halbleitertechnik wirklich auskennen:
- Wie weit sind Gate-All-Around-FETs (GAA) für unter 2nm aktuell wirklich einsatzreif — und wie problematisch sind Leckströme und thermische Herausforderungen in der Praxis?
- Inwiefern beeinflussen Variability-Induced Performance Loss und Threshold Voltage Shifts die Zuverlässigkeit und Serienfertigung bei solchen Gate-Längen?
- Welche Rolle spielen Backside Power Delivery Network (BSPDN) und Backside Metallization konkret für thermische Entkopplung und Signalintegrität?
- Gibt es eurer Meinung nach einen physikalischen Punkt, an dem Miniaturisierung bei klassischen Silizium-basierten Prozessen keinen Sinn mehr macht, und ab wann nur noch Chiplet-Designs und Heterogeneous Integration den Fortschritt sichern können?
- Und zum Schluss: Wie schätzt ihr die künftige Kosten-Nutzen-Relation bei Maskensätzen für 2nm und darunter ein, speziell bei EUV-Lithografie und möglichen Nachfolgetechnologien?
Freue mich auf technisch fundierte Meinungen — idealerweise von Leuten aus der Chipentwicklung, Halbleiterfertigung oder Embedded-Branche.